■体裁:A4版560ページ
■発刊:1998/01/28
■ISBNコード:4-89808-004-9

編集委員長
桜井貴康 東京大学

編集委員
岩田穆、黒田忠広、中込儀延、山品正勝
/広島大学、東芝、日立製作所、日本電気

執筆者
桜井 貴康 東京大学/ 岡本 光正 東芝/ 瓜屋 晋 日本電気/
Anantha Chandrakasan, Rajeevan Amirthara M.I.T/
黒田 忠広 東芝/ 武藤伸一郎 日本電信電話/ 黒田 忠広 東芝/
水野 正之 日本電気/ 鈴木晃治朗 東芝/ 宇佐見公良 東芝/
平木 充 日立製作所/水野 正之 日本電気/ 濱田 基嗣 東芝/
若林 一敏 日本電気/ 川口 博 東京大学/山品 正勝 日本電気/
中込儀延, 堀口真志, 渡部隆夫 日立製作所/
石橋孝一郎 日立製作所/ 宮本順一, 作井康司, 渥美 滋, 吉川邦良 東芝/
十代勇治, 森脇信行 松下電子工業/ 岩田 穆 広島大学/
四柳 道夫 日本電気/束原 恒夫 日本電信電話/ 柴田 直 東京大学/
田口 真男 富士通/門 勇一 日本電信電話/ 瀧 和男 神戸大学/
Jan M.Rebaey, Arthur Abnous, Katsunori S UCB、Sony Corp.、Sharp Corp./
安達 敏男 旭化成マイクロシステム/ 上田 勝彦 松下電器産業/
松澤 昭 松下電器産業/ 南谷 崇 東京大学/ 各務 正一 東芝/
稗田 克彦 東芝/ 松澤 昭 松下電器産業/ 飯田 哲也 東芝/
佐野 栄一 日本電信電話/鳥海 明 東芝/ 土屋 敏章 島根大学/
James B.Burr Stanford Univ./ 最上 徹 日本電気

※所属、肩書き等は本書発刊当時のものです。

【目次】
1章　総　論
1.1　低消費電力,高速回路デバイス技術
1.なぜ低消費電力,高速LSIが必要か
2.CMOS回路の消費電力と速度の定式化
3.回路技術の概観
4.プロセス/デバイス技術の概観
1.2　アプリケーション
1.2.1　携帯情報機器
1.低消費電力アーキテクチャ
1.1　プロセッサ
1.2　主記憶
1.3　システムバス
1.4　外部記憶装置
1.5　表示装置
2.省電力システムLSI技術
3.集積化による省電力
1.2.2　携帯無線通信端末
1.3　Future Directions in Energy Efficient Computing
1.Overview
2.Low Voltage Process Technology
3.Interconnect Optimization
4.Embedded Power Supplies
4.1　Adaptive Workload Dependent Supply
4.2　Efficient Regulation Techniques for Low Voltage and Low Power
Processors
4.2.1　Converter Efficiency
4.2.2　Controller Power
5.Self Powered Systems
5.1　Vibration Based Power Generation
5.2　Ultra Low Power Voltage Regulator for Self-Powered System
5.3　Case Study: Self-Powered System Test Results
5.4　Future Directions
6.Data Dependent Computation
6.1　Case Study: Data Driven Inverse DCT
7.Energy Scalable Computing
7.1　Case Study: Scalable QRG
8.Network-Driven Computing
8.1　Case Study: Network-Driven Motion Estimation
9.Conclusion

第2章　低電力・高速回路技術
2.1　低電力デジタル回路技術
2.1.1　低電圧, 低しきい電圧による低電力化と高速化
1.VDD-VTH設計空間
2.低電圧, 低しきい値電圧での課題
2.1.2　しきい電圧制御技術
2.1.2.1　MTCMOS技術
1.はじめに
2.低電圧での回路の動作性能
3.MTCMOS回路
3.1　回路構成
3.2　速度 消費電力特性
4.パワーマネジメント対応のデータ保持回路
4.1　MTCMOS基本データ保持回路
4.2　バルーン型データ保持回路
4.3　間欠的電源接続方式によるデータ保持回路
4.4　スタティックメモリ回路
5.MTCMOS LSI設計技術
5.1　論理設計
5.2　レイアウト設計
5.3　パワースイッチサイズ設計
6.スリープ制御によるパワーマネジメント
6.1　パワーマネジメントの特性
6.2　パワーマネジメント用ハードアーキテクチャ
7.MTCMOS技術の応用
7.1　SOI技術との融合による超低電圧動作
7.2　可変電源技術との融合
2.1.2.2　VTCMOS技術
1.基板バイアスとしきい値電圧
2.VTCMOS
3.VTHバラつき補償方式(SAT方式)
4.オフ・リーク電流削減方式(SPR方式)
5.SAT+SPR方式
6.基板ノイズの影響
7.VTCMOSのスケーリング則
2.1.2.3　EVtCMOS技術
1.ばらつき補償ループ(DCL)
2.電圧レギュレータ(VR)
3.電力管理
4.SRAMへの適用
5.EVtCMOS回路を用いたLSI
6.まとめと将来展望
2.1.3　電源電圧制御技術
2.1.3.1　可変電源電圧技術
1.はじめに
2.VS(Variable Supply-Voltage)方式
3.DC-DCコンバータ
4.動作速度検出回路
5.RISCプロセッサへの適用例
6.まとめと今後の展望
2.1.3.2　2電源LSI設計技術
1.はじめに
2.原理
3.2電源クラスタ構造と自動生成
4.2電源レイアウト
5.2電源クロック・ツリー
6.適用事例
7.今後の課題
8.おわりに
2.1.4　信号電圧制御技術
2.1.4.1　小振幅バス技術
1.多電源型
2.電荷再利用型
3.擬似接地型
2.1.4.2　小信号論理回路
1.MOS電流モード回路
2.動作速度と消費電流
3.エネルギ遅延積
4.まとめ
2.1.5　パストランジスタ論理回路
1.パストランジスタ論理回路とは
2.パストランジスタ論理回路の形成
3.BDDを用いたパストランジスタ論理回路の設計
4.パストランジスタ論理回路の展望と課題
2.1.6　信号遷移確率低減技術
1.信号遷移確率低減技術
2.データ表現による信号遷移確率の低減
3.アーキテクチャレベル, RTレベルの信号遷移確率低減
4.ゲートレベルの電力削減技術
5.レイアウトレベルの電力削減技術(高遷移確率信号の低容量化)
6.グリッチによる電力消費とグリッチ削減手法
7.信号遷移確率予測技術
2.1.7　低電力クロック技術
2.1.7.1　小振幅クロック技術
2.1.7.2　低電力PLL技術
1.PLLに要求される特性
2.低電源電圧化の影響
3.ディジタルPLL
4.まとめと将来展望
2.1.7.3　低電力クロック分配技術
1.2つのクロック分配方法
2.無駄なクロック分配電力の削減
3.まとめ
2.2　低電力メモリ回路技術
2.2.1　DRAM
1.はじめに
2.動作時電力低減技術
3.情報保持電力低減技術
4.超低電圧化技術
5.DRAM/論理混載回路技術
2.2.2　SRAMの低電力化技術
1.アクティブ電力低減技術
2.メモリセルの低電圧動作回路技術
2.2.3　フラッシュメモリ
1.フラッシュメモリの原理
2.各種セル方式
3.低消費電力化のポイントと混載へのアプローチ
4.NAND型フラッシュメモリの低電圧化, 低消費電力化
5.NOR型フラッシュメモリの低電圧化・低消費電力化
6.オンチップの電源発生回路
7.フラッシュメモリのプロセスデバイス技術
2.2.4　FeRAM
1.強誘電体材料, 強誘電体の特性
2.低電圧化回路技術
2.3　低電力アナログ回路技術
2.3.1　アナデジ混載回路方式
1.アナデジ混載LSIの構成と役割
2.アナデジ混載回路
3.CMOSアナログ回路
4.アナログ信号処理回路
5.サブスレショルドアナログ回路
2.3.2　A-D, D-A変換回路(低電力,低電圧,オーディオ,ビデオ)
1.ビデオ信号処理用低電圧・低電力 高速A-D変換器
2.低電力・高速A-D変換器
3.低電圧ノイズシェーピングA-D変換器
4.低電圧/低電力 高速D-A変換器
2.3.3　RF回路
1.RF回路の動き
2.増幅回路
3.周波数変換器(ミキサ)
4.変復調回路
5.発振器と周波数シンセサイザ
6.1チップRFトランシーバの可能性と課題
2.3.4　バイナリ・多値・アナログ融合演算処理回路
1.はじめに
2.低消費電力・高速デバイス技術における「バイナリ・多値・アナログ融合演算」の
意義
3.デバイスレベルでの「バイナリ・多値・アナログ融合演算」処理
4.回路レベルでの融合処理:WTA(ウィナー・テーク・オール)回路
5.融合処理原理で働くシステム
6.実時間重心追跡回路
7.結論
2.4　低電力インタフェース回路技術
1.インタフェースとは
2.LVTTLインタフェースの限界
3.配線の伝送線路としての挙動
4.LVTTLインタフェースの限界とダンピング抵抗
5.終端系インタフェース対応回路
6.各種インタフェース・スペックの概要
7.シンクロナス・インタフェース
8.Rambusインタフェース
9.高速インタフェースの課題
2.5　低電力SOI回路技術
1.SOI素子の動作モードと特徴
2.SOIの特徴を生かす回路技術
3.サージ保護回路
4.回路形式と動作モードの選択
2.6　低電力デジタルVLSIを支えるパストランジスタ技術
1.まえがき
2.低消費電力パストランジスタ論理SPL
3.多段パストランジスタ回路の特性と設計上の留意点
4.データパス用にSPLを拡張したSPHL
5.加算器の設計事例
6.超低消費電力8ビットCPUコアの設計事例
7.むすびと今後の展望
2.7　Hibrid Reconfigurable Processors-The Road to Low-Power-Programmable
Computing
1.INTRODUCTION
2.OPPORTUNITIES FOR ENERGY MINIMIZATION
3.PROGRAMMABLE ARCHITECTURES-AN OVERVIEW
4.THE BERKELEY PLEIADES PROJECT
5.ARCHTECTURAL INNOVATIONS ENABLE CIRCUIT-LEVEL OPTIMIZATIONS
6.POWER ANALYSIS AND OPTIMIZATION METHODOLOGY
7.SUMMARY
2.8　携帯通信を支えるLSI技術
2.8.1　中間周波回路
1.受信部全体回路
2.IF回路
3.IFフィルタ
4.AGCアンプ
5.FM復調器
6.性能一覧
7.今後の課題
2.8.2　ベースバンドDSP
1.ベースバンド処理におけるDSPの役割とDSPへの要求
2.ベースバンドDSPの低消費電力化手法
2.9　ポータブルAV機器を差別化する低電力VLSI技術
1.はじめに
2.システム全体の低消費電力化
3.AV機器用アナログ回路のローパワー化
4.ビデオ用A/Dコンバータの低電力化
5.まとめ
2.10　非同期式システム設計技術
1.非同期式システムの動作原理
2.非同期式システムの電力消費
3.低消費電力システムの設計例
4.非同期式プロセッサTITAC-2
5.むすび

第3章　低電力・高速プロセス/デバイス技術
3.1　低電力デジタルデバイス技術
1.LSIの消費電力とデバイスパラメータの関係
2.スケーリングによる消費電力への影響
3.電源電圧とCMOSデバイスの性能
4.寄生容量の低減
5.低消費電力化のための基板エンジニアリング
6.まとめ
3.2　低電力メモリデバイス技術
1.高蓄積容量化技術
2.低電圧DRAMデバイス技術
3.SOI-DRAM技術
4.論理混載プロセス/デバイス技術
3.3　アナデジ混載デバイス技術
3.3.1　CMOSアナログデバイス
1.アナログ回路の特徴
2.CMOSデバイスのgm特性
3.ドレインコンダクタンス
4.スイッチ
5.カットオフ周波数fT
6.ノイズ
7.マッチング精度
8.まとめ
3.3.2　アナデジ混載基板分離技術
1.はじめに
2.基板ノイズの発生メカニズム
3.従来の基板分離方法
4.SOI構造
5.エピウェーハ構造
6.二重ウェル構造
3.3.3　バイポーラおよび化合物半導体デバイス
1.はじめに
2.低電力・高速デジタル回路に求められるデバイス性能
3.低電力・高周波アナログ回路に求められるデバイス性能
4.バイポーラプロセス/デバイス技術
5.化合物半導体プロセス/デバイス技術
6.現状のデバイス・回路性能
7.まとめと今後の課題
3.4　デバイス特性のバラツキ低減技術
1.バラツキの起源
2.しきい値バラツキ
3.バラツキ低減化の対策
3.5　SOIデバイス技術
1.はじめに
2.SOIデバイスの特徴
3.低消費電力化と高速化
4.基板浮遊効果とその抑制
5.ホットキャリア信頼性
6.SOIデバイスの動的閾値電圧制御
7.低消費電力・高速化のLSIによる実証
8.まとめ
3.6　Ultra Low Voltage Device Technology
1.Introduction
2.Minimum energy
3.Minimum energy performance
4.Minimum energy x time
5.Optimum logic depth
6.Activity
7.Performance
8.Surface in Vdd, Vt space
9.Maximum performance
10.Tunability and worst-case performance Leakage and noise
11.Static noise margin
12.Leakage and signal degradation
13.Series resistance
14.Fanin and Vout=Vdd
15.A closer look at Ion/Ioff
16.Fanin and delay
17.Circuit styles
18.Tunability and worst-case performance
19.80/20 rule
20.Process optimization
21.Fet IVs
22.VTCs
23.Performance
24.Rings
25.Encoder/decoder
26.Status
27.Conclusions
28.Acknowledgements
3.7　低電力・高速配線技術
1.はじめに
2.スケーリング則と低電力・高速LSI配線構造
3.低電力・高速配線のためのプロセス技術
4.まとめ